記事 ID: 000085792 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/03/11

VHDL for loop が正しく合成されないのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアのバージョン 12.0 以降の問題により、次の VHDL 構造がある場合、範囲の右境界が定数でなければならないという警告またはエラーが表示されない場合があります。

for J in 0 to loop
 
end loop;

この VHDL 構造は Quartus® II 統合合成ではサポートされていないため、論理の合成が不正になる可能性があります。

解決方法

この問題を回避するには、Quartus® II ソフトウェアに警告やエラーが表示されない場合でも、この構造を使用しないでください。

この構築物は、Quartus® II ソフトウェア・バージョン 12.1 SP1 から始まる適切なメッセージを生成します。

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インテル® プログラマブル・デバイス

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