記事 ID: 000085771 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/12/20

トランシーバー・リコンフィグレーション・コントローラー IP コアのav_reconfig_pma_testbus_clk信号でのパルス幅のフェイル分

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 これは既知の問題であり、今後のQuartus® II リリースで修正される予定です。
    解決方法

    この制約を使用して外部 SDC 制約を作成し、Quartus® II プロジェクトを再コンパイルします。

    create_generated_clock -name {av_reconfig_pma_testbus_clk}
    -source [get_pins -compatibility_mode {*|basic|a5|reg_init[0]|clk}]
    -divide_by 2 [get_registers {*av_xcvr_reconfig_basic:a5|*alt_xcvr_arbiter:pif*|*grant*}]

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V GT FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。