Quartus® II ソフトウェア・バージョン 9.0SP2 以前Cyclone® III デバイスに DDR / DDR2 SDRAM ハイパフォーマンス・コントローラーを実装する場合®mem_clk信号 (CK、CK#) が正しく配置されていない場合、フィッター警告と Time columbus 警告またはクリティカル警告が表示されます。
Cyclone III 外部メモリー・インターフェイスの章にあるAlteraのガイドラインは、現在次のとおりです。
CK/CK# ピンは差動 I/O ピンに配置する必要があり、DQ ピンと同じ行または列に配置することはできません。
ガイドラインを満たし、適切に制約のある設計を実現するには、Cyclone III デバイスのmem_clk信号を、以下の要件を満たすピンに配置する必要があります。
- 差動 IO ピンペア (ピンプランナーで DIFFIO として識別)。
-データピンと同じバンクまたは同じ側に。デバイスの両側を wraparound インターフェイスに使用できます。
- PLL CLKOUT ピンを使用しないでください (ピン・プランナーで L として識別)
- ピン・プランナー・パッド・ビューに見られるように、mem_clk[0] はインターフェイスの DQ ピンと同じ行 / 列パッドグループに配置することはできません。
設計を確認して、重大な警告がないことを確認してください。
これらのルールを遵守しないと、DDIO 入力ノードの制約が正しく行われず、タイミングを閉じる結果となる場合があります。また、Time Quest で計算されたリードキャプチャーとライトタイミングマージンは無効な場合があります。
次の図は、ピン位置の割り当てが正しくないmem_clk例を示しています。
不適切な割り当て
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課題の修正
