記事 ID: 000085752 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/08/25

インテル® Arria® 10 FPGA外部メモリー・インターフェイスのタイミング・アナライザーでレポート DDR を実行する際、タイミングマージンがすべてのコーナーで同じ値となるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

アドレス / コマンド、DQS ゲート、読み取り、書き込み、書き込みレベリングを含む I/O タイミングは、プロセス、電圧、温度 (PVT) で完全にキャリブレーションされます。したがって、マージンはすべてのモデルで同じです。タイミング・アナライザーのレポート DDR は、キャリブレーション済みのインターフェイスの全コーナーで最悪のケース値をレポートします。

解決方法

N/a

関連製品

本記事の適用対象: 3 製品

インテル® Arria® 10 GT FPGA
インテル® Arria® 10 GX FPGA
インテル® Arria® 10 SX SoC FPGA

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