記事 ID: 000085743 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/12/01

15.1 でArria 10 EMIF IP に適用される I/O PLL コンフィグレーションに関する新しい制限

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • I O
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    バージョン 15.1 では、選択可能な PLL 基準クロック周波数の有効な範囲 値が減少します。

    • 400 MHz 未満の VCO 周波数の場合、PLL M カウンターの値は必ず 2 ~ 7 の範囲に含まれます。
    • 400 MHz ~ 600 MHz の VCO 周波数の場合、PLL M の値 カウンターは 2 ~ 15 の範囲内である必要があります。
    • 600 MHz 以上の VCO 周波数の場合、PLL M の値 カウンターは 4 以上で指定してください。

    以前のバージョンでパラメーター化されたデザインを使用しているユーザーは、 バージョン 15.1 で EMIF IP を生成しています。

    解決方法

    この問題の回避策はありません。

    この問題は修正されません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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