クリティカルな問題
詳細
サンプルデザインとサンプルテストベンチのゲートレベル・シミュレーション DDR2 で 差動 DQS を使用が有効になっている場合にエラーが発生する ハイパフォーマンス・コントローラー
この問題は DDR2 SDRAM ハイパフォーマンス・コントローラーに影響を与えています。 使用するSTRATIX III およびStratix IV デバイスの設計 ディファレンシャル DQS オプション有効。
デザイン例のゲートレベル・シミュレーションが動作しない 正しく。
解決方法
Alteraは、動作を検証することをお勧めします。 RTL シミュレーションによるデザインのタイミング、およびデザインのタイミング Time彼方タイミング解析を使用。