記事 ID: 000085733 コンテンツタイプ: エラーメッセージ 最終改訂日: 2015/08/31

警告 (205007): IBIS 出力ファイルのピン名を IBIS ピン名にし、IBIS 3.2/4.0/4.1 規格に準拠

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    バージョン 4.1 以前の IBIS 仕様では、signal_name列の長さを 20 文字以下に制限しています。 FPGAのFPGAが 20 文字を超えるトップレベルのポート名を持つ場合、Quartus® II ソフトウェアはポート名を 20 文字の制限に一致させる必要があります。

    解決方法

    インテル® Quartus® II ソフトウェアは、Arria® V、Stratix® V、Cyclone® V デバイスの場合、IBIS 仕様の最新バージョン 4.2 および 5.0 (signal_name 列の文字数制限が 40 文字以内) まで IBIS モデルの生成をサポートします。

    Stratix V デバイスの場合、[アサインメント] メニューから [設定]ダイアログボックスで [EDA ツール設定: ボードレベル] カテゴリーを選択することで IBIS バージョンを選択できます。

    Arria V および Cyclone V デバイスの場合、インテル® Quartus® Settings (.qsf) ファイルに割り当てを手動で追加する必要があります。
    課題は次のとおりです。

    set_global_assignment -name EDA_IBIS_SPECIFICATION_VERSION -section_id eda_board_design_signal_integrity

    バージョンはバージョン 4.2 の場合は 4P2、バージョン 5.0 では 5P0 に設定されている場合があります。

     

    関連記事

    関連製品

    本記事の適用対象: 14 製品

    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Cyclone® V E FPGA
    Cyclone® V GX FPGA
    Arria® V ST SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。