記事 ID: 000085726 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/04/23

Qsys の VIP スイート・デザインでフレームバッファーと DDR メモリーの間にタイミングエラーが発生するのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 これは、Qsys がフレームバッファーと De-Interlacer コアを生成する際の問題です。 SDC ファイルは Qsys システム設計フォルダに自動的に追加されません。
解決方法

この問題を回避するには、\ip\altera\ にアクセスし、このフォルダーから .sdc ファイルをコピーし、このファイルをプロジェクトフォルダーに追加することで、De-Interlacer コアのフレームバッファー用の SDC ファイルを手動で追加することができます。 次に、Time Cedar Timing Analyzer がデザインでタイミング解析を実行するときに評価する SDC ファイルのリストに、この SDC ファイルを追加する必要があります。 これは、Time Customization Timing Analyzer 設定>アサインメント>設定を介して行われます。

これは、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

関連製品

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インテル® プログラマブル・デバイス

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