記事 ID: 000085672 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/01/29

ALTERA_FP_MATRIX_MULT IP コア向け Verilog HDL シミュレーション・モデルが不正なシミュレーションを生成

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

このエラーの原因は、以下のエラーが発生している Verilog HDL シミュレーション・モデルです。 IP コアALTERA_FP_MATRIX_MULT、シミュレーション出力が正しくありません。この問題 NCSim* ソフトウェアのみに影響します。

解決方法

VHDL シミュレーション・モデルを使用する

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。