記事 ID: 000085664 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/03/04

ARRIA II、Cyclone IV、およびSTRATIX IV PCI Express IP コアのtest_inポートをすべての 0 に設定できますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

通常の動作では、test_inポートを 0 に設定することはできません。

次のtest_in入力を 1 に設定してください。
bit[3] = FPGAモード。
bit[5] = 設定すると、LTSSM がコンプライアンス・モードに入らないようにします。
bit[7] = 低電力状態ネゴシエーションを無効にします。

関連製品

本記事の適用対象: 5 製品

Cyclone® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Arria® II GZ FPGA

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