記事 ID: 000085623 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/10/09

同期エッジ (両方) に関連するクロックが必要

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCIe® ハード IP コアを含む Qsys システムを生成すると、このエラーメッセージが表示されます。 nreset_status シグナルがエクスポートされ、テストベンチが生成されています。 この信号は Qsys システムに内部で使用することを目的としており、テストベンチ用にエクスポートされません。

    解決方法

    を使用するには、 nreset_status テストベンチの Qsys システム外のシグナルは、信号をエクスポートせずに Qsys システムを生成します。 次に、 nreset_status を .v ファイルからデザインのトップレベルのテストベンチに出力します。 これは、トップレベルの testbench ファイルでポート宣言を編集することで行うことができます。 Qsys システムを生成するたびにこの変更を行う必要があります。

    注: nreset_status 信号が信号に同期している coreclkout クロック信号。

    関連製品

    本記事の適用対象: 13 製品

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