記事 ID: 000085607 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/01/01

1.8V SSTL 50 の立ち上がりおよび立ち下がりエッジで出力電圧信号が単調でないのはなぜですか?III デバイスの IBIS モデルのキャリブレーションが不要Cyclone

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BUILT IN - ARTICLE INTRO SECOND COMPONENT
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IBIS モデルの最終Cyclone® III デバイスでは、1.8V SSTL 50 の立ち上がりおよび立ち下がりエッジで出力電圧信号が単調ではなく、キャリブレーションなしで 1.8V の SSTL 50 を実行する(OCT)、既知の問題があります。修正されたCyclone III IBIS models ファイルは、以下のリンクからダウンロードできます。

CIII_Corrected_IBIS_Model_2.ibs

影響のある IBIS モデルと修正済み IBIS モデルは以下のとおりです。

- ttl18_cio_r50
- ttl18_cio_r25
- hstl18c1_cio_r50
- hstl18c2_cio_r25
- sstl18c1_cio_r50
- sstl18c2_cio_r25
- dhstl18c1_cio_r50
- dsstl18c1_cio_r50

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本記事の適用対象: 1 製品

Cyclone® III FPGA

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