記事 ID: 000085606 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/07/24

ソース同期 SERDES は、Stratix IV デバイスのすべてのデータレートとデシリアライゼーション要因で最大 1600Mbps のデータレートをサポートしていますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® IV デバイスソース同期 SERDES で実現可能な最大データレートは、設計に依存します。 ソース同期 SERDES は、ALTLVDS_RXとALTLVDS_TXメガファンクションを使用して実装されます。 これらのメガファンクションを使用して、インターフェイスのデシリアライゼーション / スタイレーション・ファクターを選択できます。

 

SERDES の Fmax 仕様は、シリアルデータに使用される高速クロックに基づいています。 また、インターフェイス Fmax はデザインに依存し、タイミング解析が必要な並列クロックドメインにも依存します。

 

逆シリアル化 / シリアライズファクターが高いと、並列クロック領域の動作が遅くなり、高データレート・インターフェイスのタイミング・クロージャーが可能になります。

 

関連製品

本記事の適用対象: 3 製品

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

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