詳細
このエラーは、インテル® Quartus® II ソフトウェア・バージョン 6.1 で Time Columbus Timing Analyzer が有効になっている Primetime 用 Verilog ネットリストを生成する際に発生する可能性があります。
このエラーは、デザインに階層合成をトリガーするアサインメント (1 つのグローバル合成アサインメント、あるエンティティー上で異なる値を持つ同じアサインメントなど) がある場合に生じます。これにより、Primetime EDA Netlist Writer は階層的なネットリストを生成します。
この問題は、Quartus® II ソフトウェア・バージョン 7.0 から修正されています。
また 、mySupportを使用して、問題を解決する Quartus® II ソフトウェア・バージョン 6.1 のパッチ 0.24 をリクエストすることもできます。