記事 ID: 000085545 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/03/13

ホストが記述子コントローラー・インターフェイスに対して 2 つのアクセスを連続して実行しようとすると、Gen3 x8 AVMM 256 ビット DMA デザインがハングするのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • Avalon-MM Cyclone® V PCI Express* のハード IP インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 13.1 では、バースト・トランザクションを使用して記述子コントローラー・インターフェイスにアクセスするとAvalon®DMA デザインクラッシュでメモリーマップド・インターフェイスを使用する PCI Express® のハード IP が表示されることがあります。

    これは、Avalon-MM 記述子コントローラーがシングル・サイクル・アクセスのみをサポートするためです。

    Avalon-MM マスター・コンポーネントがディスクリプター・コントローラーへの 2 つのシーケンシャル・アクセス、またはバースト・トランザクションを実行する場合、Qsys インターコネクト・コンポーネントは 2 つのシングルサイクルからバーストサイクルを生成することがあります。

    解決方法

    Quartus® II バージョン 13.1 では、DMA デザインを備えた PCIe Avalon-MM のハード IP により、DMA 記述子コントローラー・インターフェイスへのシングルサイクル・アクセスのみが行われます。

    この問題は、Quartus® II ソフトウェアの将来のバージョンで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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