記事 ID: 000085533 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/10/29

ARRIA V A1/A3/C3 デバイスの右 I/O バンクの LVDS I/O 標準サポートピンを PLL クロック入力ピンとしてのみ割り当てる

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® II ソフトウェア・バージョン 13.0 DP2 または 13.0 を使用する場合 SP1 は、Arria V A1、A3 または C3 デバイスを対象とするデザインを作成します。 適切な I/O で LVDS I/O 標準対応ピンを使用します。 フェーズロック・ループ (PLL) クロック入力以外の目的でバンク ピンの場合、その結果FPGAハードウェアが正しく機能しなくなる場合があります。

解決方法

の LVDS I/O 標準対応ピンを割り当てる必要があります。 PLL クロック入力ピンとしてのみ右 I/O バンク。インテル® Quartus® II ソフトウェア バージョン 13.0 DP2 または 13.0 SP1 ではエラーメッセージが表示されません。 これらの LVDS I/O 標準対応ピンへの不正な割り当て。

関連製品

本記事の適用対象: 1 製品

Arria® V FPGA & SoC FPGA

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