クリティカルな問題
詳細
ピン・プランナーが生成したトップレベルで HDL 構文エラーが発生する DDR または DDR2 SDRAM コントローラーのバリエーションが含まれるデザインファイル。
デザインを使用するピンプランナーが生成するトップレベルのデザインファイル DDR または DDR2 SDRAM コントローラーのバリエーションを含む。
DDR または DDR2 SDRAM コントローラー・ピン・プランナーをインポートする場合 ファイルをピンプランナーに挿入し、トップレベルのデザインファイルを生成します。 デザインの場合、HDL 構文エラーが含まれていてコンパイルされません。 インテル® Quartus® II ソフトウェアで使用できます。このトップレベルのデザインは使用できません I/O 課題分析用ファイル。
解決方法
IP Toolbench のトップレベルのサンプルデザインを使用して、自動的に ピンと IO の割り当てを検証するために割り当てられた制約。
この問題は修正されません。