記事 ID: 000085505 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/07/04

最大レーン数 1 の DisplayPort ソース・デザインのコンパイルに失敗

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

最大レーン数を 1 に設定した DisplayPort ソース・デザインはコンパイルに失敗します。 インテル® Quartus® II ソフトウェアで使用できます。次のエラーメッセージが表示されます。

Error (10251): Verilog HDL error at bitec_dp_tx_skew.v(90): index -1 cannot fall outside the declared range [39:0] for dimension 1 of array "data_sr"

このエラーは、Quartus® II ソフトウェアのコンパイル中にのみ表示されます。あなたの ModelSim* シミュレーターのコンパイルに合格します。

解決方法

コンパイルエラーを回避するには、最大レーン数を 2 または 4 に設定します。

この問題は、DisplayPort IP コアのバージョン 16.0 で修正されています。

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