インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションのバージョン 16.0 Update 2 以前の問題により、合成レポートの「ポート接続チェック」セクションにこの重大な警告が表示される場合があります。
この警告は、VHDL と Verilog HDL ブロック間の接続時にエラーが発生する場合があります。
RTL ビューアーで記載されている接続を表示して、接続が正しく行われたかどうかを確認します。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションの今後のリリースで修正される予定です。