記事 ID: 000085471 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

インテル® Quartus® II ソフトウェア・バージョン 7.1 SP1 以降の Time Transceiver Timing Analyzer が、Stratix II GX デバイス上の高速トランシーバー上のリセットおよびシリアル・ループバック・ポートの一部を、制約のない赤色のパスとして報告するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus®® II ソフトウェア・バージョン 7.1SP1 以降では、ALTGX/ALT2GXB 高速トランシーバー上の次のリセット・ポートおよびシリアル・ループバック・ポートを制約しないため、制約のないパスが報告されます。

    • gxb_powerdown
    • tx_digitalreset
    • rx_digitalreset
    • rx_analogreset
    • rx_seriallpbken
    解決方法

    Timeの Synopsys Design Constraints (.sdc) ファイルに制約を手動で追加して、これらのパスを分析します。.sdc ファイルに制約を手動で追加する手順については 、Stratix II GX デバイス・ハンドブック (PDF)を参照してください。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® II GX FPGA

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