インテル® Quartus® II ソフトウェアは、Stratix IV GX トランシーバー・デザインにトランシーバー・チャネルと ATX PLL ブロックが異なるブロックに接続されている場合に、このエラーが正しく生成されません。
Stratix® IV GX デバイスの ATX PLL ブロックは、バンドギャップ・リファレンス電流を受信するためにキャリブレーション (CAL) ブロックに接続されている必要があります。一部のデバイスパッケージでは、1 辺に 2 つの CAL ブロックがあります。各 CAL ブロックは、特定のトランシーバー・ブロックと ATX PLL ブロックに制御を提供します。
この問題は、今後のインテル® Quartus® II ソフトウェアのバージョンで修正される予定です。
このエラーを回避するには、ATX PLL と同じ CAL ブロックで較正されているトランシーバー・チャネルを少なくとも 1 つ使用してください。
例として、EP4SGX530NF45 デバイスを使用していることを考えてみましょう。このデバイスは、4 個のトランシーバー・ブロックと 1 辺に 2 個の ATX PLL ブロックを搭載しています。ATX PLL R1 は CAL ブロック R1 で較正され、チャネル GXBR0 および GXBR1 は CAL ブロック R0 で較正されます。ATX PLL R1 を使用して GXBR0 または GXBR1 に割り当てられたトランスミッター・チャネルにクロックを提供する場合、Quartus® II ソフトウェアはエラーを生成します。コンパイルエラーを回避するには、トランシーバー・ブロック GXBR2 または GXBR3 にチャネルを割り当てます (これら 2 つのトランシーバー・ブロックは CAL ブロック R1 で制御されます)。追加のトランシーバー・インスタンスを作成するか、既存のインスタンスを割り当ててこれらのトランシーバー・ブロックを使用することができます。