記事 ID: 000085464 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/11/25

ARRIA V および Cyclone V デバイスの HPS メモリー・インターフェイスの仕様を超える長期的な CK ジッター

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は DDR2、DDR3、および LPDDR2 製品に影響します。

    HPS メモリー・インターフェイスを使用した DDR2、DDR3、および LPDDR2 インターフェイス Arria V または Cyclone V デバイスで、長期的な CK ジッターを生成 (HPS 側ではなく、FPGA側) が JEDEC を超え、 tERR中等度のベンダー仕様 ( ( Nper ) ) ) N の値。

    解決方法

    Alteraは、この仕様の遵守が不要であることを確認しています。 ただし、短期的なジッター ( tJITcc および tJITper ) 要件が満たされています。記載されている構成 tJITcc で、 tJITper は、JEDEC の仕様に準拠しています。

    この問題は修正されません。

    関連製品

    本記事の適用対象: 2 製品

    Arria® V FPGA & SoC FPGA
    Cyclone® V FPGA & SoC FPGA

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