記事 ID: 000085420 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/09/11

エラー: 出力ポート OUTCLK のstratixv_phy_clkbuf atom "Hierarchy|{instance_name}_p0_memphy_top:memphy_top_inst|uphy_clkbuf_memphy」 には 1 つ以上の不正なファンアウトがあります。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 11.0 またはそれ以前のバージョンの Quartus® II ソフトウェア・バージョン 11.0 で、Stratix® V デバイス用に生成された DDR3 SDRAM UniPHY ベースのコントローラーをコンパイルする際に、このエラーが表示される場合があります。

    エラー: the stratixv_clkena Atom "Hierarchy|{instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0」 が不正なデスティネーションです

    このエラーは、QSF ファイルでpll_write_clk信号に対して次のグローバル信号割り当てが行われたために発生します

    「GLOBAL CLOCK」GLOBAL_SIGNAL名前から「階層構造」にset_instance_assignment|{instance_name}|pll_write_clk」

    この割り当ては、11.0SP1 より前のバージョンの IP によって行われ、Quartus® II バージョン 11.0SP1 に移行すると QSF に存在します。このクロックは、それ以前のバージョンで使用されていたグローバル・クロック・ツリーではなく PHY クロックツリーに配置されます。

    解決方法

    この問題を解決するには、QSF ファイル内のpll_write_clk信号に対して行われたグローバル信号の割り当てをコメント化するか、コアを再生成した後で Quartus® II ソフトウェア・バージョン 11.0SP1 で {instance_name}_pin_assignments.tcl ファイルを実行します。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
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