記事 ID: 000085405 コンテンツタイプ: トラブルシューティング 最終改訂日: 2011/08/23

ハーフレート・ブリッジ対応デザインにおけるタイミング違反

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Time 2010 タイミング解析中にタイミング違反が発生します。 ハイパフォーマンス・コントローラー II アーキテクチャーを使用するデザイン [ ハーフレート・ブリッジを有効にする] オプションをオンにします。

この問題は、高性能を使用するすべてのデザインに影響します。 ハーフレート・ブリッジを有効にする オプションを備えた II コントローラー・アーキテクチャー オンになっています。

Timeのコンパイル中にタイミング違反が発生する タイミング・アナライザー

解決方法

altera_avalon_half_rate_bridge_constraints.sdcファイルを開きます。 をクリックして、変数を編集します。 slow_clock を追加します derive_pll_clocks

  • フルレート・デザイン
derive_pll_clocks set slow_clk "*|altpll_component|auto_generated|pll1|clk[1]"
  • ハーフレート・デザイン
derive_pll_clocks

set slow_clk "*|altpll_component|auto_generated|pll1|clk[0]"

この問題は今後の DDR および ALTMEMPHY IP 搭載 DDR2 SDRAM コントローラー

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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