記事 ID: 000085388 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/03/13

情報 (332171): 次のクロック不確定値が、derive_clock_uncertainty コマンドで適用される推奨値未満です。

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

一部の UniPHY IP アプリケーションでは、クロックの不確定性に関する情報メッセージが表示されることがあります。

情報 (332171): 次のクロック不確定値が、derive_clock_uncertainty コマンドで適用される推奨値未満です。
情報 (332172): mem_cq_n[0] (ライズ) から if0|pll0|pll_afi_clk (ライズ) へのセットアップ・クロック転送の不確実性 0.000 が推奨される不確実性 0.090 未満

これらのメッセージの理由は、この特定のケースでは、クロックの不確定要素がすでにタイミング・スチュリシスの他の場所に含まれているので、クロックの不確定要素が意図してゼロになっているためです。

解決方法

UniPHY IP SDC ファイルで影響のあるクロックを検索し、ステートメントに以下のタイプが存在することを確認することをお勧めします。

# クロックの不確実性は...pathjitter パラメーター

set_clock_uncertainty - from [ get_clocks ] 0
set_clock_uncertainty -to [ get_clocks ] 0

これらの情報メッセージは無視しても問題ありません。

 

関連製品

本記事の適用対象: 4 製品

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

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