記事 ID: 000085383 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/03/16

JESD204B IP コアがArria V GT および ST デバイスのセットアップ・タイミングを満たしていない場合はどうすればいいですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 15.0 では、JESD204B IP コアが、Arria® V GT および ST デバイスで 7.50Gbps (187.5MHz を超える IP コア・リンク・クロック・レート) を超えるデータレートでのセットアップ・タイミングを満たさない場合があります。

    解決方法

    タイミングを閉じるには、次の設定を使用します。

    • 最適化モード: パフォーマンス (高努力 - 実行時間の増加)
    • 詳細設定 (フィッター)
      • フィッターの努力: 標準フィット
      • 配線中にクロックトポロジー解析を実行: オン
      • パフォーマンスのための組み合わせロジックの物理合成を実行: オン
      • レジスター複製を実行してパフォーマンスを実現: オン
      • パフォーマンスのためにレジスターのリタイミングを実行: オン
      • 配置努力マルチプライヤー: 4.0
      • ルーターのタイミング最適化レベル: 最大

    タイミングエラーがまだ存在する場合は、次のアクションを実行します。

    • ユーザーの Synopsys Design Constraint(.sdc)ファイルではリンククロック (IP コア・クロックドメイン) を 10~ 15% 制約し、Time Cedar のターゲット周波数でタイミングを閉じます。例えば、187.5MHz リンククロックがコア PLL によって生成された場合、create_clock コマンドを使用して 187.5MHz コア PLL 基準クロック (クロック名はdevice_clk) を 260MHz (12%) に制限します。

    current_exe == $::Time CustomizationInfo (nameof時utable) に設定します。

    { == "quartus_fit"} {

    create_clock -name device_clk -period 3.85 [get_ports device_clk]

    } else {

    create_clock -name device_clk -period 5.33 [get_ports device_clk]

    }

    • Design Space Explorer II を使用してフィッターシードスイープを実行し、最適なフィッター初期配置シード番号を決定します。
    Arria V GT および ST デバイス向け JESD204B IP コアの最高データレートは、将来の Quartus® II ソフトウェアで 7.50Gbps です。

    関連製品

    本記事の適用対象: 3 製品

    Arria® V FPGA & SoC FPGA
    Arria® V GT FPGA
    Arria® V ST SoC FPGA

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