Quartus® II ソフトウェア・バージョン 15.0 では、JESD204B IP コアが、Arria® V GT および ST デバイスで 7.50Gbps (187.5MHz を超える IP コア・リンク・クロック・レート) を超えるデータレートでのセットアップ・タイミングを満たさない場合があります。
タイミングを閉じるには、次の設定を使用します。
- 最適化モード: パフォーマンス (高努力 - 実行時間の増加)
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詳細設定 (フィッター)
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フィッターの努力: 標準フィット
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配線中にクロックトポロジー解析を実行: オン
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パフォーマンスのための組み合わせロジックの物理合成を実行: オン
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レジスター複製を実行してパフォーマンスを実現: オン
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パフォーマンスのためにレジスターのリタイミングを実行: オン
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配置努力マルチプライヤー: 4.0
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ルーターのタイミング最適化レベル: 最大
タイミングエラーがまだ存在する場合は、次のアクションを実行します。
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ユーザーの Synopsys Design Constraint(.sdc)ファイルではリンククロック (IP コア・クロックドメイン) を 10~ 15% 制約し、Time Cedar のターゲット周波数でタイミングを閉じます。例えば、187.5MHz リンククロックがコア PLL によって生成された場合、create_clock コマンドを使用して 187.5MHz コア PLL 基準クロック (クロック名はdevice_clk) を 260MHz (12%) に制限します。
current_exe == $::Time CustomizationInfo (nameof時utable) に設定します。
{ == "quartus_fit"} {
create_clock -name device_clk -period 3.85 [get_ports device_clk]
} else {
create_clock -name device_clk -period 5.33 [get_ports device_clk]
}
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Design Space Explorer II を使用してフィッターシードスイープを実行し、最適なフィッター初期配置シード番号を決定します。