記事 ID: 000085376 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/06/18

ハード・メモリー・インターフェイスのカスタム PLL でユーザーロジックを駆動する際に表示される警告メッセージ

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は DDR2 および DDR3 製品に影響を与えています。

    Arria V または Cyclone V を対象とした外部メモリー・インターフェイス デバイスとハード・メモリー・コントローラーを使用すると警告が表示されます。 AFI クロック以外の PLL を使用してユーザーロジックを駆動する場合に表示されるメッセージ。

    次の警告メッセージが表示されます (SingleInterface_mem_if_ddr3_emif_0. はユーザー指定の名前です):

    Critical Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Failed to find PLL clock for pins Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Could not find all DRIVER CORE CK pins

    解決方法

    この問題の回避策は次のとおりです。

    1. テキスト・エディターでピンマッピング・スクリプトを開きます。
    2. ピンマッピング・スクリプトで、次の行を見つけます。
    if {[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} { �

    上記の行を次のように置き換えます。

    if {[string compare -nocase (driver_core_ck_pins) ""] != 0 && [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {

    • SDC ファイルで次のファイル pll_driver_core_clock に変更します。 ユーザーロジックを駆動するクロック。
    • この問題は今後修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    Cyclone® V FPGA & SoC FPGA
    Arria® V FPGA & SoC FPGA

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