記事 ID: 000085369 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/07/09

PCI Express 128 ビット Avalon-MM TX インターフェイスのハード IP がシミュレーションでパケットを送信しないのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    シミュレーション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 14.0 以前の PCI Express® 128 ビット Avalon-MM インターフェイス向けハード IP をシミュレートする場合、テスト対象デバイス (DUT) は Avalon-MM バスから PCIe リンクにパケットを送信できません。

この問題は、送信データパス内の制御信号の幅宣言が正しくないことが原因で発生します。制御信号は 5 ビットと宣言されていますが、テストベンチで駆動されるのは 4 ビットのみです。最上位ビットは駆動されず、シミュレーションでは「x」になります。

解決方法

この問題を回避するには、次の手順を実行します。

  1. ファイル altpciexpav128_cr_rp.v を開きます。
  2. 線を見つける
    • ワイヤー [4:0] tx_low64_fifo_wrusedw
    • ワイヤー [4:0] tx_hi64_fifo_wrusedw
  3. 行を次のように変更します
    • ワイヤー [3:0] tx_low64_fifo_wrusedw
    • ワイヤー [3:0] tx_hi64_fifo_wrusedw

この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 15 製品

Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。