VHDL で生成された UniPHY ベースの外部メモリー・インターフェイス IP を実装する際に、_p0_pin_assignments.tcl ファイルを実行しようとすると、次のエラーが表示される場合があります。
エラー (332000): ERROR: 引数オブジェクトに一致しないオブジェクト・フィルターです。1 つのオブジェクトに一致するオブジェクトを 1 つだけ指定します。
実行中
「get_node_info -cell」
(手順「is_node_type_pll_clk」行 2)
内から呼び出される
「is_node_type_pll_clk」
(手順「get_input_clk_id」行 2)
内から呼び出される
「get_input_clk_id」
(手順「_p0_get_ddr_pins」行 240)
内から呼び出される
「_p0_get_ddr_pins allpins」
(手順「_p0_initialize_ddr_db」行 13)
内から呼び出される
「_p0_initialize_ddr_db _p0_ddr_db」
内から呼び出される
「if { ![ 情報が存在する_p0_sdc_cache ] }{
_p0_sdc_cache 1 に設定
_p0_initialize_ddr_db _p0_ddr_db
} else.."
(ファイル "../ddr3//_p0.sdc" ライン 186)
ファイル _0002.v の RTL コードを変更し、次のシグナルのシグナル宣言を変更する必要があります。これらの信号は verilog コードの 1 ビットですが、IP の VHDL ラッパーでstd_logic_vectorとして宣言されています。
出力ワイヤー [0:0] mem_ck、// .mem_ck
出力ワイヤー [0:0] mem_ck_n、// .mem_ck_n
出力線 [0:0] mem_cke、// .mem_cke
出力線 [0:0] mem_cs_n、// .mem_cs_n
出力線 [0:0] mem_ras_n、// .mem_ras_n
出力線 [0:0] mem_cas_n、// .mem_cas_n
出力線 [0:0] mem_we_n、// .mem_we_n
[0:0] を追加すると、シグナル宣言が VHDL と互換性を持つようになります。
この問題は今後インテル® Quartus® II ソフトウェアのリリースで修正される予定です。