ASMI パラレル・インテル® FPGA IPのread_dummyclk 入力がアサートされると、IP は EPCQ コンフィグレーション・デバイスの不揮発性コントロール・レジスターの読み取りを実行して、高速読み取り動作に必要なダミーサイクル数を決定します。
IP の問題により、EPCQ デバイスがデータを返すタイミングで、読み取りステータスの動作中に、FPGAの出力がトライステートにされません。 これにより、DATA[3..0] 信号の競合が発生します。 この競合は、不正な値が返されるという意味である可能性があります。
ASMI パラレル・インテル® FPGA IPで利用可能な DUAL または QUAD I/O オプションは使用しないでください。
この問題は、Quartus® II ソフトウェア・バージョン 14.0 以降で解決されています。