記事 ID: 000085325 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

書き込みオペレーション向け DDR SDRAM および DDR2 SDRAM ハイパフォーマンス・コントローラー I で生成される DQS および DQSn 信号に、書き込みバーストの終了時にパルスが追加されるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

AFI ベースの DDR および DDR2 SDRAM ハイパフォーマンス・コントローラー I (HPC I) に問題があり、以下の図 1 に示すように、ライトバースト後に DQS および DQSn 信号が追加パルスを生成します。

Figure 1

この問題は、STRATIX® IV、Stratix III、および II GX デバイス®Arriaターゲットとするハーフレート DDR および DDR2 SDRAM HPC I を使用するデザインに影響します。フルレート・モードの AFI ベースの DDR および DDR2 SDRAM HPC は影響を受けません。

DM ピンを使用している場合、この問題はシステムの機能上の問題を引き起こしません。ライト・バーストの後に追加パルスが生成されるため、コントローラーがライト・バーストの後に DM ピンを高く主張するため、余分なパルスが不正なデータを SDRAM に書き込むことはありません。

DDR および DDR2 SDRAM HPC II はこの問題の影響を受けません。

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Stratix® III FPGA

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