記事 ID: 000085316 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

クロックイネーブルを備えたデザインの消費電力推定値が、すべてのクロックが有効になっているのに、ほぼ同じ大きさの電力推定値をオフにしているのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

コアレジスターと IO レジスターの場合、クロック・イネーブル (CE) を無効にするとレジスターの切り替えが妨げますが、クロックツリーは切り替えて電力を消費します。 クロックツリーは大きな消費電力源であるため (切り替えるレジスターよりもはるかに大きい)、レジスターが CP を無効にした後は、平均して適度な消費電力の変化しか生じないと思われるはずです。 ただし、クロックを使用するとブロックからの出力の切り替えが妨げられ、配線のアンビテサリーまたは問題のブロックから与えられたダウンストリームの組み合わせロジックの切り替えに関連する動的消費電力も節約できます。

RAM ブロックの場合、ほとんどの電力は RAM のクロックから発生し、RAM をクロックしない場合はネゴング可能な量の電力を消費します。 そのため、RAM でクロックイネーブルを使用すると、より顕著な違いが生じる場合があります。

要約すると、各デザインは一意であり、一部のデザインは他のデザインほどクロックイネーブルを使用しても大きなメリットを得られませんが、Alteraは、CE を使用してデザインの有効性を測定することを推奨します。

このソリューションは、2 つの同一デザインの CP オンとオフの動作を説明するのに役立ちますが、これは特定のデザインの仕様や推奨の消費電力を意味するものではありません。 いずれの場合も、消費電力をシミュレートして、チップに固有の消費電力を予測してください。

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Stratix® II FPGA

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