記事 ID: 000085285 コンテンツタイプ: エラーメッセージ 最終改訂日: 2014/04/30

エラー:pcie_av_hip_de_hip_status_0:間違った#引数:"proc_quartus_synth名"である必要があります

環境

  • Arria® V PCI Express* のハード IP インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    このエラーは、Arria® V または Cyclone® V デバイスで AN456 で提供される PCI Express® リファレンス・デザインのテストベンチを生成するときに表示されます。このエラーは、ステータス出力ブリッジ・モジュールに適切なシミュレーション・モデルがないためです。

    これらの設定でテストベンチを生成すると、Qsys は次のエラーを報告します。
    - テストベンチ Qsys システムの作成: 標準、標準 Avalon インターフェイス用の BFM
    - シミュレーションモデルの作成:Verilog

    エラー:pcie_av_hip_de_hip_status_0:間違った#引数:"proc_quartus_synth名"である必要があります
    実行中
    「proc_quartus_synth」
    (手順「proc_sim_verilog」2行目)
    内部から呼び出されます。
    「proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge」
    情報: pcie_av_hip_de_hip_status_0: "top" altera_pcie_av_hip_de_hip_statusインスタンス化 "pcie_av_hip_de_hip_status_0"
    エラー: 生成を停止し、残りモジュールが 3 つ以上
    情報: top: Done top" (7 モジュール、89 ファイル、3559773 バイト)
    エラー: ip-generate が終了コード 1 で失敗しました: 2 エラー、8 警告

    解決方法

    シミュレーションの場合、デザインからステータスモジュールを削除するか、Quartus® II のインストール・ディレクトリーから利用可能な別のサンプルデザインを使用します。
    <インストール・ディレクトリー>\ip\altera\altera_pcie\...

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