記事 ID: 000085277 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2015/01/01

インテル® Quartus® II ソフトウェア・バージョン 14.1 で HPS ユーザークロック 2 を有効にする方法は?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® II ソフトウェア・バージョン 14.1 の問題により、Qsys の HPS Megawizard から HPS ユーザークロック 2 を有効化できません。

解決方法

インテル® Quartus® II ソフトウェア・バージョン 14.1 でこの問題を回避するには、以下の手順に従ってください。

HPS ユーザークロック 2 を有効にするには

  1. Qsys プロジェクトを保存し、Qsys を終了します
  2. HPS インスタンスを含む .qsys ファイルをテキストエディターで開きます <プロジェクト名>.qsys
  3. パラメーター S2FCLK_USER2CLK_Enable を検索し、true に設定します
    <パラメータ名="S2FCLK_USER2CLK_Enable" value="true" />
  4. .qsys ファイルを保存します。
  5. Qsys でプロジェクトを開き、システムを生成します。

注: Qsys で HPS パラメーターを編集する場合は、上記の手順を繰り返す必要があるかもしれません。

HPS ユーザークロック 2 の周波数を設定するには

HPS ユーザークロック 2 の周波数は、Quartus® II ソフトウェア 13.1 以前で使用されていたプリローダー・カスタム・クロック・フローに従って手動で設定する必要があります。このフローは、生成された BSP ハンドオフ・ファイル software/<bsp name>/generated/pll_config.h を更新します。

詳細については、次のロケットボードのページを参照してください。 http://www.rocketboards.org/foswiki/Documentation/PreloaderClockingCustomization131

次に、以下のようなクロック制約を .sdc ファイルに追加する必要があります。.sdc ファイルのソースが .qip ファイルの後に指定されていることを確認します。

create_clock -周期 <HPS ユーザークロック 2 周期> [get_pins -compatibility_mode *|fpga_interfaces|clocks_resets|h2f_user2_clk]

関連製品

本記事の適用対象: 5 製品

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。