記事 ID: 000085273 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

PCIe* の MegaWizard ウィンドウの 「PCIe リンク経由で構成を有効にする」 パラメーターが有効になっているとき、「fixedclk_locked」信号が低く維持されるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    「PCIe 経由の構成」® インテル® Quartus® ではリンク (CvP) 機能を利用できません。® II バージョン 11.1 PCIe MegaWizard でオプションをオンにする場合™ Stratixのウィンドウ® V、不完全な RTL が生成され、「fixedclk_locked」信号が低く接続されます。

    この問題を回避するには、PCIe MegaWizard ウィンドウで [PCIe Link 経由で構成を有効にする] パラメーターをオフにする必要があります。この問題は今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® V FPGA
    Stratix® V GX FPGA

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