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Altera
® I/O セル・レジスターの割り当てが Quartus で行われることを推奨します。
™ ソフトウェア。ただし、Synplify でこれらのアサインメントを実装することも、
syn_useioff 属性をグローバルまたはローカルベースで指定します。
この設定は、 syn_useioff=1 トップレベル、ソースコード、Synplify Settings ツール SCOPE、または制約ファイルで直接設定することでグローバルに設定できます。
| 表 1。グローバルsyn_useioff =1 に設定 |
| プログラミング言語 | 構文 |
| Verilog HDL | module test (d, clk, q) /*synthesis syn_useioff=1 */; |
| VHDL | architecture rtl of test is
attribute syn_useioff : boolean;
attribute syn_useioff of rtl: architecture is true; |
| 制約ファイル | define_global_attribute syn_useioff 1 |
| 表 2。syn_useioff =1 をローカルに設定する |
| プログラミング言語 | 構文 |
| Verilog HDL | module test (d, clk, q);
input [3:0] d;
input clk;
output [3:0] q /*synthesis syn_useioff=1 */
reg q;
... |
| VHDL | entity test is
port (d: in std_logic_vector [3 downto 0];
clk: in std_logic;
q : out std_logic_vector[3 downto 0];
attribute syn_useioff : boolean;
attribute syn_useioff of q : signal is true;
end test; |
| 制約ファイル | define_attirbute {p:q[3:0]} syn_useioff 1 |