Arria® 10 で高速ソース同期インターフェイスを実装するには、PHYLite IP を使用します。
Altera® PHYLite for Parallel Interfaces IP コアは、主にカスタム・メモリー・インターフェイスの構築に使用されます。
例えば、DDR2、LPDDR2、LPDDR、TCAM、フラッシュ、ONFI、モバイル DDR などです。IP コアの各インスタンスは、最大 18 個の個々のデータ / ストロボ・キャプチャー・グループのインターフェイスをサポートできます。各グループには、最大 48 個のデータ I/O とストロボ・キャプチャー・ロジックを含めることができます。PHYLite は、最大 1GHz のインターフェイス・クロック周波数に対応しています。
Alteraは 800 MHz 以上のダイナミック・リコンフィグレーションを使用することを推奨します。PHYLite は、SSTL-15、SSTL-15 クラス I/II、1.5 V HSTL クラス I/II、1.2 V ポッド、1.2 V、1,5 V、1.8 V などの一般的な I/O 規格をサポートします。
PHYLite の詳細については、以下を参照してください。
/content/dam/support/us/en/programmable/kdb/pdfs/literature/ug/ug-altera-phylite.pdf
PHYLite のプロジェクト設計例:
/content/dam/support/us/en/programmable/kdb/pdfs/literature/an/an747.pdf
Alteraインターフェイス周波数が 200MHz を超える場合は、Altera PHYLite for Parallel Interfaces IP コアを使用してソース同期 I/O を実装することを強く推奨します。