1 つのオンチップ終端 (OCT) キャリブレーション・ブロックと異なる I/O ピンをそれぞれ持ち、それぞれ異なる終端値を持つ (50 の卯、25 本の吏) を共有するには、Stratix® III および IV デバイスStratix、キャリブレーションを伴う 25 個のTlomto シリーズ終端を使用する I/O ピンには ALTIOVX メガファンクションを使用する必要があります。
50 本の渕渕および 25 本の勅渕較正 OCT に同じ終端ブロックを使用するには、I/O ピンが同じ VCCIO 電圧を共有する必要があります。
インテル® Quartus® II ソフトウェア・バージョン 9.0 以降、ALTIOVX メガファンクションにより、「Use Left Shift Series Termination Control (左シフト・シリーズ終端制御を使用)」を選択できます。これにより、キャリブレーション済みの 50 本のチュルミック終端ブロックで、その出力または双方向ピンに対して 25 個のスチーブ出力インピーダンスを実現できます。
Quartus® II ソフトウェア・バージョン 9.0 より前は、ALTIOVX インスタンスに WYSIWYG パラメーターを追加する必要があります。
例えば、SSTL 1.8 クラス II 入力として動作するキャリブレーション機能を備えた 50 ピンの並列終端を備えた入力ピンと、同じバンクまたは異なるバンク (同じ VCCIO を使用) で SSTL 1.8 クラス II 出力として動作するキャリブレーションを伴う 25 シリーズ終端の出力ピンが必要であるとします。これを容易にするために、次の手順を実行します。
- 出力ピンと、そのピンを供給する内部信号の間に、ALTIOVX メガファンクションを出力モードで割り当てます。
- 生成された ALTIOVX Verilog または VHDL ファイルを開き、次の defparam (Verilog) または Generic Map パラメーター (VHDL) を追加します。
- obufa_0.shift_series_termination_control = "true"、(VERILOG)
- shift_series_termination_control => "true" (VHDL)
- キャリブレーションを行う 25 ピンの Oct シリーズをその出力ピンに割り当てます。
- デザインをコンパイルすると、1 つのキャリブレーション・ブロック (RUP /RDN ピン 1 組) が使用されます。
- これらの RUP ピンと RDN ピンは、それぞれ 50 ピンのピンを使用して VCCIO および GND に接続する必要があります。25 本の卉卉線終端は、2 つの機能で割って導き出されます。
ALTIOVX メガファンクションの詳細については 、I/O バッファーメガファンクション (ALTIOVX) ユーザーガイド (PDF)を参照してください。