記事 ID: 000085215 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/11/19

Quartus® II ソフトウェア・バージョン 11.0SP1 でStratix IV DDR3 SDRAM UniPHY ベースのコントローラー・デザインをコンパイルする際にホールドタイム違反が発生するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアでStratix IV DDR3 UniPHY デザインをコンパイルすると、コアクロック afi_clk (PLL の CLK[0] 出力) とレベルリング・クロック memphy_leveling_clk (PLL の CLK[2] 出力) 間でホールドタイム違反が発生する場合があります。

    ホールドタイム違反は、デュアル・リージョン・クロック・リソース上にあるコア・クロックと、グローバル・クロック・リソース上にある平準化クロックの間のスキューによって発生します。

    解決方法

    この問題を回避するには、 memphy_leveling_clk デュアル地域リソースにクロック信号を割り当てます。

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