記事 ID: 000085211 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/01/01

パラレル・フラッシュがアクティブ・パラレル (AP) インターフェイスで III 接続Cycloneするためのガイドラインはありますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

     

     

     

     

     

     

    単一およびマルチデバイス AP 構成の場合、サポートされているパラレルフラッシュとCyclone® III デバイス間のボードトレース長とロードは、表 1 の推奨事項に従う必要があります。これらの推奨事項は、複数のバスマスターを備えた AP 構成にも適用されます。

     

    表 1: AP 構成の最大トレース長と読み込み

    Cyclone III

    AP ピン

    CYCLONE III デバイスからフラッシュデバイスまでのボードトレース最大長

    (インチ)

    最大ボード負荷

    (pF)

    DCLK

    6

    15

    DATA[15.0]

    6

    30

    23.0.0

    6

    30

    nRESET

    6

    30

    Flash_nCE

    6

    30

    Noe

    6

    30

    nAVD

    6

    30

    nWE

    6

    30

    RDY

    6

    30

     

    複数バス・マスター・インターフェイスの場合、シグナル・インテグリティーの問題を最小限に抑える推奨配線については図 1 を参照してください。

     

    Figure 1

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

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    本記事の適用対象: 1 製品

    Cyclone® III FPGA

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