記事 ID: 000085210 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

デザイン・セキュリティー機能を使用しようとしたときに、Stratix III FPGA開発キットでエラーが発生するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 デザイン・セキュリティーの使用時には異なる MSEL0 ピン設定があるため、デザイン・セキュリティー機能を使用しようとすると、Stratix® III FPGA開発キットで赤色の「エラー」LED の照明と「CFG_DONE」が点灯しない場合があります。この特定のボードには、MSEL0 用ジャンパー J13 があり、MSEL0 を VCC に引き抜くことができるように開いたままにする必要があります。デザイン・セキュリティーを使用する際のこのボードのコンフィグレーション・スキームは、MAX® II デバイスと 512MB フラッシュを使用するファスト・パッシブ・パラレル (FPP) となりますので、MSEL[2:0] ピン設定の 001 が必要になります。デザイン・セキュリティーを使用しない場合、MSEL[2:0] ピンは 000 に設定されます。

関連製品

本記事の適用対象: 1 製品

Stratix® III FPGA

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