記事 ID: 000085203 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/09/11

エラー:Quartus® II ソフトウェアは現在、トランシーバー・ブロックを使用したStratix IV デザインの EDA シミュレーションまたはタイミング解析ネットリストの生成をサポートしていません。

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 8.0 は、トランシーバー・ブロックを備えたStratix® IV デバイス・デザイン向けの EDA シミュレーション・ネットリストの生成をサポートしていません。

 

このエラーを回避するには、次のように EDA シミュレーション・ネットリストの生成をオフにします。

  1. [課題] メニューで [設定] を選択します。
  2. [EDA ツール設定] で [シミュレーション] を選択します。
  3. [その他の設定] をクリックして、[機能シミュレーション用ネットリストの生成] を [オフ] のみに設定します。

デザインをシミュレートするには、Quartus® II バージョン 8.0 のシミュレーション・ライブラリーとともに、機能シミュレーションに ALTGX.vhd または ALTGX.v ファイルを使用します。

関連製品

本記事の適用対象: 1 製品

Stratix® IV GX FPGA

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