記事 ID: 000085164 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/11/29

UniPHY コントローラーのグローバル・リセット信号の「最小パルス幅タイミング仕様」とは?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

UniPHY コントローラーのグローバル・リセットは、PLL areset ポートに接続されています。そのため、PLL はデバイスの PlL Areset Port Minimum Pulse Width (tARESET) を最小パルス幅タイミング仕様とします。
例えば、Stratix® IV およびStratix® V デバイスの tARESET は 10ns です。

関連製品

本記事の適用対象: 7 製品

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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