詳細
インテル® Quartus® II ソフトウェア・バージョン 11.1 SP2 以前のバージョンで問題が発生したため derive_pll_clocks 、Time Columbus タイミング・アナライザーのコマンドにより、特定の PLL コンフィグレーションで誤った周波数のクロックが生成される場合があります。この問題は、Arria® V、Cyclone® V、Stratix® V デバイスを対象としたデザインに影響します。
derive_pll_clocksこのオプションでコマンドを使用すると -create_base_clocks 、入力クロック周波数が正しい周波数の半分になる可能性があります。入力クロックがユーザーによって定義されている場合、PLL 出力クロックは正しい周波数の 2 倍になることがあります。
この問題はタイミング解析にのみ影響します。デバイスに実装された PLL は、正しい乗算または分割係数を持っています。
解決方法
PLL 実装に問題がある場合は、PLL クロックを手動で制約してください。このコマンドを create_clock および コマンドで置き換えます derive_pll_clocks create_generated_clock 。
この問題は、Quartus® II ソフトウェア・バージョン 12.0 から修正されています。