記事 ID: 000085161 コンテンツタイプ: トラブルシューティング 最終改訂日: 2011/10/12

クロック・ネットワークによって供給される基準クロックを備えたStratix V ES デバイスの中央 PLL の上部または下部には、400MHz 以上のクロックを供給しないでください。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    STRATIX V ES デバイスの中央 PLL の上部または下部 クロック・ネットワークが供給する基準クロックを供給すべきでない場合 400 MHz より高速なクロック。

    解決方法

    可能であれば、ピンからリファレンス・クロックを直接供給します。 または PLL を左または右側に手動で配置します。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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