記事 ID: 000085150 コンテンツタイプ: エラーメッセージ 最終改訂日: 2013/08/27

エラー:SERDES レシーバーまたはトランスミッター・アトムの enable0 入力ポート「rx_0」は、高速 PLL のクロック出力ポートで駆動する必要があります。

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 10.0 SP1 のALTLVDS_RXのメガファンクションにより、外部 PLL モードでrx_enableピンが誤ってstd_logic_vector (0 downto 0) に設定されました。このstd_logic。

    解決方法

    Quartus® II ソフトウェア・バージョン 10.0 SP1 でこの問題を解決するためのパッチが利用可能です。以下の該当するリンクから Patch 1.114 をダウンロードしてインストールします。

    この問題は、インテル® Quartus® II ソフトウェア・バージョン 10.1 で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® IV E FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Stratix® III FPGA

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