Quartus® II ソフトウェアのバージョン 6.1 およびバージョン 7.0 では、ALT2GXB Megawizard® プラグイン・マネージャーを 2.5Gbps-3.125Gbps のデータレートおよび 2Gbps-3.125Gbps のデータレートで BASIC モード (デシリアライザー・ブロック幅をダブル幅に設定) に設定することはできません。
configuration1: PLD インターフェイス幅 = 16、8B/10B およびレート・マッチャーが使用されます。
configuration2: PLD インターフェイス幅 =16、8b/10b、レート・マッチなし、バイト・オーダリング・ブロックなし。
このデータレート制限の理由は、バージョン 6.1 では、ALT2GXB Megawizard がコンフィグレーション 1 およびコンフィグレーション 2 で最大データレート 5Gbps と 4Gbps を許容しているからです。ALT2GXB Megawizard の [一般] 画面にある [データレート分割ファクター] で [/2] オプションを使用すると、コンフィグレーション 1 で最大 2.5Gbps、configuration2 で最大 2Gbps の有効データレートを達成できます。
この制限は、Quartus® II ソフトウェア・バージョン 7.1 以降で修正されています。
したがって、上記の構成で最大 3.125Gbps のトランシーバーのデータレートを実行するには、許可されたデータレートで Megawizard を使用し、ALT2GXB Megawizard によって生成された出力 .v/.vhd ファイルで以下のパラメーターを手動で変更します。
cmu_pll_inclock_period
rx_cru_inclock_period
rx_data_rate
tx_data_rate
次の例は、ALT2GXB Megawizard によって生成された verilog ファイルに対して、configuration1 の有効データレート 3Gbps を取得するために必要な変更を示しています。
ステップ 1: ALT2GXB megawizard をコンフィグレーション 1 に設定します。基準クロック入力周波数を 125MHz に設定します。データレートを 5Gbps に設定します。「データレート分割ファクター」を 2 に設定します。 この設定に従って、トランシーバーは 2.5Gbps で動作します。
生成された .v には、次のパラメーター値があります。
alt2gxb_component.cmu_pll_inclock_period = 8000
alt2gxb_component.rx_fpga_inclock_period =8000
alt2gxb_component.rx_data_rate = 5000
alt2gxb.component.tx_data_rate = 5000
ステップ 2: 上記の .v ファイルを編集します。 ステップ 1 で 125MHz (5Gbps =125*40) を使用しました。 6Gbps の最大データレートを取得するには、入力基準クロック周波数を 150MHz (150*40 = 6Gbps) に変更する必要があります。ステップ 1 で 2 の「データレート分割ファクター」を使用しているため、3Gbps の有効データレートが得られます。以下は .v ファイルで必要な変更です。
alt2gxb_component.cmu_pll_inclock_period = 6667
alt2gxb_component.rx_kudo_inclock_period =6667
alt2gxb_component.rx_data_rate = 6000
alt2gxb.component.tx_data_rate = 6000
--サードパーティー製ツールでの Verilog RTL の機能シミュレーションでは、.vo ファイルで次のパラメーターを変更します。
nliOl.inclk1_period
nliOl.inclk2_period
nlilO.cruclk0_period
nlilO.cruclk1_period
nlilO.cruclk2_period
この例では、上記のパラメーターの値を 6667 (150MHz 入力基準クロックを反映) に変更します。