記事 ID: 000085122 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/02/05

Arria® V GZ および Stratix® V PCI Express ハード IP は、係数要求を適切に拒否しません。

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PCI Express® 向け Arria® V GZ または Stratix® V ハード IP が、イコライゼーション・フェーズ 2 または 3 中にリンクパートナーから不正な係数要求を受信すると、IP はそれを拒否します。仕様に従って、IPは、リジェクトビットセットとリジェクト係数値を使用して、2つの連続した同一のTS1を送信する必要があります。

ハード IP はこれを行いません。代わりに、常にリジェクト・ビットが設定されたTS1を送信し、2番目のTS1の係数値がリジェクト値と一致しません。

この問題は、シミュレーションとハードウェアで見ることができます。ハードウェアでは、リンクパートナーが仕様に従って有効な係数を要求した場合、問題は観察されません。

解決方法

回避策として、リンクパートナーが仕様に従い、イコライゼーションフェーズ中に有効な係数を要求することを確認してください。

関連製品

本記事の適用対象: 4 製品

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA

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