PCI Express* 向け IP コンパイラーでは、一部のデバイスで第 2 世代データレートに対応できない

第 2 世代データレートのオートネゴシエーションが一部のデバイスで失敗する場合があります。 このエラーが発生した場合、PCI Express の IP コンパイラーは使用できません。 を選択して Gen 2 データレートに切り替えます。

ターゲットの PCI Express Gen 2 バリエーションのすべての IP コンパイラー ARRIA II GZ、Stratix IV GT、またはStratix IV GX デバイス。

トランシーバーの設定による差異に対する回避策はありません ATX PLL を使用します。次を使用するようにトランシーバーを設定する必要があります。 CMU PLL

IP コアを第 2 世代データレートに引き上げるには、 CMU PLL を使用する構成を生成します。バージョン 10.0 バージョン 11.0 またはバージョン 11.1 ではなく、10.1 に従う必要があります。 次の手順を実行します。

1. PCI Express コンパイラーの生成後 プロジェクトをコンパイルする前に、ディレクトリーを変更してください。 をトランシーバーのメガファンクション・インスタンスの位置に移動します。ディレクトリー _serdes.v ><差異が含まれています。 _serdes.vhdファイル> HDL に応じて異なります。
2. トランシーバーのメガファンクション・インスタンス HDL に応じて、 次のいずれかの手順に従ってください。
3. トランシーバーのメガファンクション・インスタンスが生成された場合 Verilog HDL に次のコマンドを入力します。

• トランシーバーのメガファンクション・インスタンスが生成された場合 VHDL に次のコマンドを入力します。

この問題は、今後の IP コンパイラーで修正される予定です。 PCI Express* の場合。