記事 ID: 000085043 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2015/01/12

インテル® Stratix®、Arria® V、Cyclone® V FPGAデバイス向けに、Quartus® II 12.1 以降で PLL 出力カウンターのマージを防止するにはどうすればよいですか?

環境

  • インテル® Quartus® II ソフトウェア
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II バージョン 12.1 以降では、QSF 変数 UNFORCE_MERGE_PLL_OUTPUT_COUNTER を使用して、PLL 出力カウンターが Stratix® V、Arria® V、または Cyclone® V デバイスでマージされないようにできます。

    解決方法

    以下は、PLL 出力カウンターへの割り当ての例です。

    set_instance_assignment -name UNFORCE_MERGE_PLL_OUTPUT_COUNTER ON -to "mypll:inst|mypll_0002:mypll_inst|altera_pll:altera_pll_i*"

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